Chip de teste UCie, o primeiro do mundo

Chip de teste UCie, o primeiro do mundo

Recentemente, a Synopsys e a Intel desenvolveram o primeiro chip de teste usando o protocolo Universal Chiplet Interconnect Express (UCIe), projetado para conectar chips fabricados usando diferentes processos.

O chip de teste demonstra o tráfego UCIe entre Synopsys UCIe PHY IP e Intel UCIe PHY IP, utilizando ferramentas de verificação funcional Synopsys VCS para simular cada chip de teste.

O chip de teste da Intel, Pike Creek, é composto por pequenos chips Intel UCIe IP fabricados com base na tecnologia Intel 3 e é emparelhado com chips de teste Synopsys UCIe IP fabricados usando o processo TSMC N3.O emparelhamento bem-sucedido simula a mistura e correspondência de chips que pode ocorrer em sistemas multi-chip do mundo real, indicando a viabilidade desta abordagem em um contexto comercial.

A combinação de dispositivos construídos em diferentes tecnologias de processo é crucial para aumentar a complexidade do sistema dentro de um único pacote utilizando o protocolo UCIe.

Manuel Mota, Gestor Sénior de Produto para Interface IP de Alta Velocidade do Synopsys Solutions Group, afirmou que esta colaboração revelou lições valiosas e que planeiam partilhar estas experiências com a UCIe Alliance.

Como a fabricação de silício leva muito tempo e validar se tudo funciona conforme o esperado incorre em custos e tempo significativos, encontrar uma maneira de avaliar a compatibilidade usando chips de teste existentes ou silício pode ser um bom método.

O projeto de sistemas multichip envolve um planejamento extensivo, especialmente ao reutilizar designs de embalagens ou placas de circuito.Construir o máximo de flexibilidade possível na placa de circuito é uma maneira de fornecer opções para uso futuro.

Padrões abertos como UCIe proporcionam confiança na interoperabilidade.Quando uma empresa controla ambos os lados da ligação, não há, evidentemente, qualquer preocupação sobre se cada parte irá cooperar.No entanto, olhando para o futuro, nos próximos anos, espera-se que mais empresas não estejam dispostas a construir ambos os lados simultaneamente, optando, em vez disso, por adquirir componentes no mercado que provavelmente utilizem diferentes tecnologias de fabrico.Isto foi enfatizado na recente reunião do DVcon Europe Small IP Group.

Ao permitir que as partições de projeto incluam vários nós de processo, pequenos chips ajudam a reduzir os custos de fabricação de nós avançados.Mota afirmou que sem padrões, a disponibilidade de IP é limitada e a escolha de nós de processo com base na disponibilidade de IP não é a melhor abordagem.As demonstrações de interoperabilidade de chips de teste UCIe fornecem evidências sólidas para misturar e combinar designs IP e estabelecer as bases para um ecossistema aberto de pequenos chips.

Uma das vantagens da arquitetura de sistema multichip é que ela pode consistir em chips de diferentes fornecedores para diferentes nós de processo.Isso proporciona flexibilidade em termos de custo, além de otimizar potência, desempenho e área (PPA).UCIe é um elemento-chave na combinação de diferentes componentes, permitindo que eles se comuniquem entre si e, ao mesmo tempo, suporte a uma variedade de tecnologias avançadas de embalagem.

Embora os sistemas multichip compatíveis com UCIe possam funcionar bem durante o desenvolvimento, testes e fabricação, o projeto precisa garantir que as conexões chip a chip permaneçam confiáveis ​​desde o início e no campo.É aqui que o UCIe IP desempenha um papel indispensável.

O IP UCIe normalmente consiste em um controlador para obter comunicação de baixa latência entre chips baseados em protocolos comuns (como PCIe, CXS e protocolos de streaming);um PHY para conexões de alto desempenho e baixo consumo de energia dentro do pacote;e IP de verificação para acelerar a convergência de verificação.Os recursos de testabilidade integrados permitem eliminar chips defeituosos durante a fase de teste da matriz nua.Além desses recursos de testabilidade para chips em boas condições, o IP também pode fornecer verificação de redundância cíclica (CRC) ou verificação de paridade para detecção de erros e funções de nova tentativa para corrigir erros detectados.

A Intel indica planos para continuar a colaborar com a Synopsys para desenvolver ainda mais sua tecnologia UCIe, enfatizando que a estreita cooperação de todo o ecossistema de semicondutores é crucial para que os projetistas de chips obtenham as vantagens desses designs complexos e interdependentes.